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IDT82V3285A
WAN PLL
Programming Information
112
August 7, 2009
T0_HOLDOVER_FREQ[15:8]_CNFG - T0 DPLL Holdover Frequency Configuration 2
T0_HOLDOVER_FREQ[23:16]_CNFG - T0 DPLL Holdover Frequency Configuration 3
Address: 5EH
Type: Read / Write
Default Value: 00000000
Bit
Name
Description
7 - 0
T0_HOLDOVER_FREQ[15:8] Refer to the description of the T0_HOLDOVER_FREQ[23:16] bits (b7~0, 5FH).
Address: 5FH
Type: Read / Write
Default Value: 00000000
Bit
Name
Description
7 - 0
T0_HOLDOVER_FREQ[23:16]
The T0_HOLDOVER_FREQ[23:0] bits represent a 2’s complement signed integer.
In T0 DPLL Holdover mode, the value written to these bits multiplied by 0.000011 is the frequency offset set manu-
ally; the value read from these bits multiplied by 0.000011 is the frequency offset automatically slow or fast aver-
aged or manually set, as determined by the READ_AVG bit (b4, 5CH) and the FAST_AVG bit (b5, 5CH).
7
6
5
4
3
210
T0_HOLDOVER
_FREQ15
T0_HOLDOVER
_FREQ14
T0_HOLDOVER
_FREQ13
T0_HOLDOVE
R_FREQ12
T0_HOLDOVE
R_FREQ11
T0_HOLDOVE
R_FREQ10
T0_HOLDOVE
R_FREQ9
T0_HOLDOVE
R_FREQ8
7
6
5
4
3
210
T0_HOLDOVER
_FREQ23
T0_HOLDOVER
_FREQ22
T0_HOLDOVER
_FREQ21
T0_HOLDOVE
R_FREQ20
T0_HOLDOVE
R_FREQ19
T0_HOLDOVE
R_FREQ18
T0_HOLDOVE
R_FREQ17
T0_HOLDOVE
R_FREQ16
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